晶振 pll ic(晶振倍频和降频原理)
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晶振倍频和降频原理
降频：一个晶振只有一个固定频率，但可以通过分频、倍频扩展出许多频率，原信号通过N分频，频率变为原来的1/N，周期变为原来的N倍。
倍频：频率变为N倍，周期变为1/N倍。倍频是利用锁相环（PLL）的原理进行频率的增倍。如STM32单片机外接8M晶振，但是主频却能跑72M。
pll信号发生器电路工作原理
PLL的原理
PLL-PHASE-LOCKEDLOOP中文称锁相环,它的基本作用是把频率锁定在一个固定的期望值，它由压控振荡器VCO、鉴相器PD、分频器、电荷泵和低通滤波器组成。
PLL工作的基本原理是压控振荡器VCO产生一个震荡频率，输出后经过N倍分频后(N-包括1的正整数)和基准信号同时输入鉴相器，鉴相器通过比较这两个信号的频率差，输出一个直流脉冲电压去控制VCO使它的频率改变。这样经过一个很短的时间，VCO的输出就会稳定下来。还将使用的频率的准确度和稳定度锁定到参考频率上,根据需要而变化。所谓的锁相，顾名思义就是将相位锁住，由相位检测器、回路滤波器及压控振荡器组成。
VCO-分频器-鉴相器-低通滤波器-VCO形成环路LOOP.当分频数N>1时,振荡频率为已知频率的N倍,成为N倍频电路。
比如我基频是10MHz，需要100MHz的频率，那就得用VCO产生一个100MHz的频率后10分频，用鉴相器与基频比较，输出一个比较的波形后经过低通滤波，用输出电压控制VCO的输出。
基准频率一般用稳定性高的晶振产生，VCO一般通过控制电压来控制变容二极管来调节频率。
